Sayısal devrelerin model kontrol tabanlı testi

Abstract

Bu tezin amacı yazılım mühendisliği alanında yaygınca kullanılan bir test yöntemi olan model doğrulama tabanlı test yönteminin, devrelerin gecikme hata testinin denetlenmesi işlemine uygulamaktır. Devre gecikme hatası devrelerin istenilen zamanda istenilen işlevin yerine getirilmemesinden kaynaklanmaktadır. Bu metodolojide, öncelikle devre bir zamanlı otomata olarak modellenir ve böylece devrenin zamansal karakteristikleri ortaya çıkarılır. Ardından model sürekli olarak belirli varsayımlar çerçevesinde gecikme hataları oluşması için mutasyona uğratılır ve tüm mutant modeller verilen niteliklere göre model doğrulayıcı tarafından kontrol edilir. Test giriş dizisi, model doğrulayıcı tarafından geri döndürülen karşıt örneklerden oluşur. Aşağıda metodolojinin kısa özeti verilmiştir.